摘要：
Verilog中的任何过程都可以属于以下四种结构的说明语句; 1) initial; 2) always; 3) task; 4) function; 1) initial说明语句； 一个程序中的 initial 和 always 的次数是不受限制的，他们都是在仿真的一开始同时开始运行的。initi 阅读全文
摘要：
//基本D触发器 module D_EF(Q,D,CLK) input D,CLK; output Q; reg Q; //在always语句中被赋值的信号要声明为reg类型 寄存器定义 always @ (posedge CLK) //上升沿，下降沿用negedge表示，^_^ 需要记忆 begi 阅读全文