Verilog学习笔记认识提升篇（一）...............时序的基本概念（待补充）

建立和保持时间:

建立时间(Tsu)是指在时钟上升沿到来之前数据必须保持稳定的时间，保持时间（Th）是指在时钟上升沿到来以后数据必须保持稳定的时间。一个数据需要在时钟的上升沿被锁存，那么这个数据就必须在这个时钟的上升沿的建立时间和保持时间内保持稳定。建立时间和保持时间的示意图如下图所示：

 

同步系统中的时序分析：

如图为采用一个时钟的同步设计中的一个基本的模型。其中T_co是触发器数据输出的延时，T_delay是组合逻辑的延迟，T_setup是触发器的建立时间，T_pd为时钟的延时。如果第一个触发器D1的建立时间最大为T_1max，最小为T_1min，组合逻辑的最大延时为T_2max,最小为T_2min，问第二个触发器D2的建立时间T₃与保持时间T₄应该满足什么条件？或者是在知道T₃和T₄的情况下能容许的最大时钟周期是多少？

   

 

其中，Tco表示的是clock to output time，即 时钟沿到达触发器D1以后，直至D1输出的时间。（笔者理解为D1的自我处理，即可以看做是D1触发器的反应时间）

         T_delay是指D1到触发器D2的组合电路延时时间，

         T_su是指触发器D2的建立时间，这些操作都必须在一个时钟周期内完成，也就是说必须满足关系;     T ≥ Tco + T_delay + T_su

        这里T代表时钟的最小周期，从而可以计算出最高频率。

如果时钟周期不满足以上条件，或者在上升沿的建立时间和保持时间内，读取的数据发生变化，就会产生亚稳态。