DDR DDR2 altera datasheet

The DDR and DDR2 SDRAM Controllers with ALTMEMPHY IP 不支持一下几种应用

1.不能时序仿真

2.突发长度为2

3.在ECC和non-ECC而DM引脚关闭的情况下，不能部分突发和不对齐突发

 

pll_ref_clk 输入物理时钟，用于倍频出一个驱动DDR的时钟

phy_clk 用于控制DDR的输入输出，控制数据的同步时钟

mem开头的，作为物理连接，跟对应的DDR的管脚相连接

 

pnf pass or fail 用于测试数据的输出

test_status 显示当前正在测试的项目

test_complete 测试完成输出

 

 

<variation name>_example_driver.v

test_seq_addr_on 测试顺序地址

test_addr_pin_on

test_dm_pin_on 打开dm引脚

test_incomplete_writes_on

restart_LFSR_n 为0时使能LFSR，在一个测试后，重新产生LFSR数据

COUNTER_VALUE 用于控制掉电和自动刷新的周期

MAX_ROW 在顺序模式下，测试更多或者更少的行地址，最大值为2^(row bits)，最少值为0

MAX_COL 在顺序模式下，测试更多或者更少的列地址，最大值为2^(column bits) - (LOCAL_BURST_LEN_s * dwidth_ratio (aka half-rate (4) or full-rate (2)))，最少值半速率：0 全速率：(LOCAL_BURST_LEN_s * dwidth_ratio)

MAX_BANK 最大或最少的页地址，最少值为0

MAX_CHIPSEL 芯片数，最少值为MIN_CHIPSEL