音频时钟问题

先转帖，后更改

一般來講不管是SPDIF Reciver/ADC~幾乎都會有Master和Slave兩種模式
而DAC則是單獨Slave模式居多
這兩種模式的差別在於MCLK/BCLK/LRCK是輸入還是輸出的關係
如果選Master則是讓MCLK/BCLK/LRCK為輸出~代表主動供應Clock
如果選Slave則是讓MCLK/BCLK/LRCK為輸入~代表被動接受Clock
正常的情況是SPDIF Reciver為Master模式~而ADC/DAC為Slave模式
因為SPIDF Reciver內部都具有PLL~除了對SPDIF訊號中Bi phase mark code做Decoding外
還會自己產生MCLK/BCLK/LRCK來供應Slave端的Clock~
而ADC雖然有Master模式~但因為大部分ADC都沒有PLL~所以MCLK都還是單向輸入
而ADC選擇Master模式時~代表BCLK/LRCK是由ADC內部除頻後送出~
一般SPDIF Reciver如果沒有刻意設定~框速通常都會定在256fs
LRCK的頻率等於取樣率~先以44.1K來假設
一個完整的左右聲道資料框架為64bits
所以BCLK的頻率為44.1K * 64 = 2.8224Mhz
則MCLK在256fs的情況下~頻率為44.1K * 256 = 11.2896Mhz
88.2K為44.1K的2倍頻~BCLK/MCLK同為2倍頻
而LRCK另外以48K來假設
BCLK的頻率為 48K * 64 = 3.072Mhz
MCLK的頻率為 48K * 256 = 12.288Mhz
96K/192K則是48K的2/4倍頻~BCLK/MCLK也是相同2/4倍頻
所以依照您的需求~希望以外部時脈取代CS8416內部PLL所產生的時脈的話
則要視您的fs定在多少~還有CS8416最大能接受的MCLK為多少來加以計算
一樣以256fs來說~如果SPDIF來源是是固定44.1K或是48K的話~
則必須要準備能產生11.2896Mhz@44.1K或是12.288Mhz@48K的時脈產生元件
另外則要準備一個div256的除頻器@LRCK與div4的除頻器@BCLK~
但是某些晶片對於Propagation Delay有很嚴謹的定義~所以在選用除頻元件時要特別注意!!
而LRCK要特別注意的是~一般SPDIF Reciver/ADC/DAC都基本支援4種以上的數位格式
其MCLK/BLCK/LRCK/DATA的上下緣要特別注意~免的時序錯誤而造成誤動作
講了那麼多~基本上除非您的系統是固定取樣率~上述的方式才方便使用
如果是有很多不同取樣率的訊號來源~則您就要準備一些基本頻率的Clock~
而且還要能夠辨認該訊源的取樣率為何~再依需求選擇Clock~
而這些功能在SPDIF Reciver則是最基本的功能~也會自動變頻~這是因為內建PLL所擁有固定功能
以CS8416來講~他經由內部PLL所產生的MCLK~其基本Jitter為200ps
只要有PLL就一定會有Jitter~以這個值來講還不算太大~
基本上要注意一下PLL Filter的電阻電容品質~元件要離PLL Filter的Pin腳越近越好
這也是原廠會建議使用SMD元件的原因~