深入浅出玩转FPGA--笔记--第一部分

这部分说了一些感念

笔记一：小篇幅写了

FPGA和CPLD的区别，FPGA和ASIC的区别，ALTERA和XILINX的关联，Verilog和VHDL的关联，简要说了一下FPGA的结构

笔记二：大概阐述了FPGA演变历程，和跟DSP，ASIC的比较，还有FPGA能做到的

笔记三：1.一般的FPGA开发流程,

           2.在这些步骤中不一定是直接走完，而是会反复去做，例如仿真出来有问题，可能只是综合不行，也可能原来代码设计就出了问题等等

           3.尽量将系统划分为若干模块，好形成模块化，好调试和综合（其中选型的感觉不应该在这里说明，跟标题好像不联系）

           4.然后对输入进行综合，仿真

           5.对仿真后的再进行相应的时序收敛步骤

              （1）对工程进行全局约束

              （2）对I/O接口时序进行约束

              （3）对需要的地方做时序例外约束

               看时序报告的先后顺序（1）先看映射后的时序报告（2）有一定的余量后，再进行布局布线

           6.进行调试，有5种工具来进行调试

              1.signal probe 将测试信号接入I/O观察

              2.signal TAPII 将测试信号通过JATG口进行观察

              3.Logic Analyzer Interface 将多个测试信号映射到一个I/O口，并用外部逻辑分析仪观察

              4.In-system Memory Content Editor 对存储的内容或常量进行改变，从而进行观察

              5.In-system Sources and probes 可以通过Jtag对某个节点正佳激励并观察

 

总结：

看了这一部分，对阐述FPGA的优点，还有跟DSP和ASIC的对比，我也有另外的看法，有空分析分析一下

还有对流程做了一定的阐述，概括的说明了开发的步骤，时序收敛的步骤，调试的方法等等