数字逻辑电路复习笔记

妄图一天学会数电还是太超前了……

Ch1 数制与码制

1.1 数制

基数（\(R\) 进制）
位权（\(X^0,X^1,X^2,...\)）

1.2 码制

带符号的二进制数的编码

原码：正数符号位0，负数符号位1，数值不变
反码：整数符号位不变，其余取反；纯小数符号位不变，其余取反
- \(+0.1101\Rightarrow 0.1101\)
- \(-0.1101\Rightarrow 1.0010\)
补码：取反，末位+1

十进制数的二进制编码

8421码：按位转换
- \((12)_{10}\Rightarrow (00010010)_{BCD}\)
5421码
2421码
余三码：8421码加上\((0011)_2\)，是无权码。如果两个余三码相加没有进位，则和数要减3，否则和数要加3。
格雷码：无权码，编码特点是任何相邻的十进制数的格雷码仅有一位不同，可以减少代码变换中电路瞬间产生的错误，可靠性较好。
- 格雷码1：除最高位以外，中线对称。
- 典型格雷码：可以对十进制编码，也可以对任意大的二进制数进行编码。编码规则：\(G_i=B_{i+1}\oplus B_i\)。
  - 记忆：最后一位以0110-0110-0110的顺序循环。倒数第二位以00 11 11 00-00 11 11 00-00 11 11 00的顺序循环。倒数第二位以0000 1111 0000-0000 1111 0000的顺序循环。倒数第四个数字的循环顺序为0000 0000 1111 1111 0000 000-0000 1111 0000 0000
- 修改格雷码：中线对称反射，“余三循环码”（循环码的特点：相邻两个编码之间只有一位数不同，而且首尾两个编码之间也只有一位数不同）

Ch2 逻辑代数（1）

2.1 逻辑代数的基本运算与公式

基本运算

与、或、非
与非、或非、与或非 \(F=\overline{AB+CD}\)、异或、同或（异或非） \(F=\overline{A\oplus B}\)

基本公式

2.2 公式法化简逻辑函数

与或表达式化简

最简与或表达式
- 与项个数最少
- 满足上述条件下，与项中的变量最少

或与表达式化简

最简或与表达式
- 或项个数最少
- 满足上述条件下，或项中的变量最少

其他形式

转换为“与或”表达式，再化简

2.3 图解法（卡诺图）化简逻辑函数

最大项 \(\Pi M_i\)，最小项 \(\Sigma m_i\)
循环方式：00-01-11-10
无关项

Ch3 组合逻辑电路

3.2 门电路

基本知识

正逻辑（H=1,L=0）和负逻辑（反之）

TTL 与非门电路的外部特性与级连

传输延迟
- 是信号变化时从输入传输到输出所需要的时间，最大和最小值的中间50％点作为时间参考点
- 高到低（\(t_{PHL}\)）或低到高（\(t_{PLH}\)）输出信号改变可能有不同的传输延迟
转移特性
- 是门电路中输出电压随输入电压的变化特性（\(V_{IN}-V_{OUT}\)关系曲线）
级联
- 前一个器件的输出就是后一个器件的输入，后一个是前一个的负载，两者相互影响
- 负载大于与非门承受能力时，低电平变高，高电平变低。与非门处于非正常工作方式，将会导致整个逻辑电路不能工作

集电极开路（OC）与非门

OC门：上升延迟很大，只适合速度较慢的电路，对于速度要求较快（例如 CPU 的数据总线），就不能使用 OC 门
OC门之间可以“线与”，但不可以和普通与非门“线与”

三态门

3.3 常用的中规模组合逻辑电路

译码器

变量译码器

用来表示输入变量状态的全部组合，\(N\) 位输入，\(2^N\) 位输出。
2-4 译码器：
- 2-4 译码器实现 3-8 译码器
- 使用使能端消除尖峰信号：抑制尖峰和重叠的使能正信号应先于（或同时）译码器的变量输入变化前到来，正信号撤除应滞后于变量输入的变化（至少滞后1级缓冲的延迟）。但也不能太宽，否则速度会慢。（使能端的作用：扩展、消除竞争与冒险）
3-8 译码器
- 用途：地址分配、数据选择
4-16 译码器
- 存在的问题：缓冲门的负载较大；使能端与门负载较多。解决方法：二级译码

码制译码器

8421 码
- 不完全编码
- 完全编码

显示译码器

控制数码管显示

数据选择器

4 选 1 数据选择器：4 输入，1 输出，2 选择控制
译码器与数据选择器实现逻辑函数

编码器

原理

功能：将译码器反过来，对应输入的每一个状态，输出一个编码
4-2 编码器：将输入的 4 个状态编成 2 位二进制数码
8421 码编码器
目前的问题：编码器的功能表中没有完全包含输入的全部逻辑组合。只有互斥输入时，才能用这种编码器。即在任一时刻所有输入线中最多只允许有一个为“0”（4-2 编码器）或“1”（8421 码编码器），否则编码器会发生混乱。

优先编码器

当两条或两条以上线为“0”时，优先按输入编号大的编码，称优先编码器。
8-3 优先编码器
扩展 16-4 优先编码器

数据比较器

数字系统中能够完成数据比较功能的部件

奇偶校验器

可编程逻辑器件

运算器（算数逻辑单元ALU）

加法器
- 半加器：不考虑低位进位输入和向高位的进位输出，两数码\(X_n\)、\(Y_n\)相加，称半加
- 全加器：将\(X_n\)、\(Y_n\)及低位进位\(C_{n-1}\)相加，并将进位输出到\(C_n\)，称全加
- 四位串行进位加法器
- 四位并行加法器 / 超前进位加法器
  - 进位输入是由专门的“进位门”综合所有低位的加数、被加数及最低位进位输入后提供的。
  - 由于进位不是由前一级加法器提供的，所以四位并行加法器又称超前进位加法器或快速加法器。
- 16位加法器
算术运算逻辑单元
- 四位算数逻辑运算单元