摘要: Verilog中,定义一个数据变量,我们应该使用wire还是reg呢?它们分别有怎样的特性和物理意义呢? 阅读全文
posted @ 2021-11-28 18:34 climerecho 阅读(925) 评论(0) 推荐(0) 编辑