2022年2月7日
Verilog 刷题笔记（04）
摘要： 29.Build an AND gate using both an assign statement and a combinational always block. // synthesis verilog_input_version verilog_2001 module top_modul 阅读全文
posted @ 2022-02-07 17:58 Rap_caT 阅读(194) 评论(0) 推荐(0) 编辑