RDJLM Live or die,on this day
2019年12月15日
数电知识部分更新（2019.12.15更新）
摘要： 阅读全文
posted @ 2019-12-15 19:48 RDJLM 阅读(522) 评论(0) 推荐(0) 编辑
[FPGA]Verilog 60s秒表计时器（最大可计时间长达9min）
摘要： [FPGA]Verilog 60s秒表计时器 1.引述 这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。 2.分频模块 我们要实现一 阅读全文
posted @ 2019-12-15 15:47 RDJLM 阅读(6655) 评论(2) 推荐(1) 编辑