模电&数电知识整理（不定期更新）

模电总复习之爱课堂题目概念整理

Chapter 1

1） 设室温情况下某二极管的反偏电压绝对值为1V，则当其反偏电压值减少100mV时，反向电流的变化是基本不发生变化。

2） 二极管发生击穿后，在击穿区的曲线很陡，反向电流变化很大，但两端的电压降却几乎不变。

3） 二极管的反向击穿分为雪崩击穿和齐纳击穿两类。

4） 齐纳击穿的反向击穿电压小于6V。

5） 二极管电击穿是可逆的，热击穿不可逆。

6） 在P型半导体中，多子是空穴，少子是自由电子。

7） 在P型半导体中：在室温下，当温度升高时，空穴的浓度将会近似不变。

8） 在P型半导体中：在室温下，当温度升高时，自由电子的浓度将会升高。

9） 温度每增加10摄氏度，硅或锗二极管的反向饱和电流约增为原来的2倍。

10）二极管的伏安特性曲线可以被分为三个工作区域，分别为正向工作区、反向工作区和反向击穿区。

11）不管温度有多高，本征半导体中自由电子的浓度等于与空穴的浓度。

12）二极管的反向电流大小主要决定于少子浓度。

13）N、P型半导体对外显电中性。

Chapter 2

1）有一PNP型三极管的发射结正偏、集电结正偏，则基极电位最低。

2）PNP型晶体管工作在饱和区时，发射结和集电结都正偏。

3）厄尔利（Early）电压反映的是晶体管的基区调宽效应。

4）两个三极管的β值的参数对称性看二者比值与1比较，越接近于1，参数对称性越好。

5）某放大电路在负载开路时的输出电压为12V，接入9k欧姆的负载电阻后输出  电压降为 

9V，这说明放大电路的输出电阻为3k欧姆，若将负载电阻改为21k欧姆，则负载上的电流大小为0.5mA。

6）有两个放大倍数相同、输入和输出电阻不同的放大电路A和B，对同一个具有内阻的信号源电压进行放大，在负载开路的条件下测得A的输出电压大，这说明A的输入电阻大。

7）给放大电路设置合适直流工作点的目的是保证晶体管始终工作在放大区。

8）三极管的结构特点有基区很薄、发射区的掺杂浓度很大、集电结结面积大。

9）设有一NPN型三极管的发射结正偏、集电结反偏，则集电极电位最高，发射极电位最低。

10）放大电路的有效输入信号必须加在发射结上。

11）分析放大电路时，通常应该采用先直流后交流的方法。

12）双极型晶体管处于放大状态时，i_C和i_b是线性关系；i_C和V_BE是指数关系；Δi_C和ΔV_BE是线性关系。

13）通常的晶体三极管在集电极和发射极互换使用时，不再有较大的电流放大作用。

14）放大电路必须加上合适的直流电源才能正常工作。

15）在放大区内，共发射极输出特性曲线基本水平略有上翘，说明此时输出电压V_CE变化时，输出电流i_C基本不变。

16）在集成电路中，应尽量避免使用过高阻值的电阻。

17）若信号源为电压源，则放大电路的输入电阻越大越好。

18）若放大电路采用电流源形式输出，则输出电阻越大越好。

19）处于放大状态的双极型晶体管的集电极输出电阻：交流电阻大于直流电阻。

20）若信号源为电流源，多级放大电路的输入级适宜采用共基组态电路。

21）饱和失真和截止失真都是非线性失真。

22）若某NPN单管共射放大电路的工作位于其交流负载线的中点，则可获得最大不失真输出。23）可以通过减小输入信号的幅度来减小甚至消除饱和失真和截止失真。

24）交流负载线和直流负载线分别应用不同的场合，不可混用。

25）大部分情况下，交流负载线斜率的绝对值要大于直流负载线斜率的绝对值。

26）直流负载线和交流负载线都经过Q点。

27）晶体管特性的变化不会对直流负载线产生影响。

28）对于共集电极电路：1.电压增益小于1但接近于1

2.当从基极看过去时，能够将发射极的交流负载电阻变为原来的(β+1)倍

3.具有很强的电流驱动能力

4.可作为缓冲级使用

29）对于共基极电路：1.共基电路输入电阻较小

2.共基电路的高频特性优于共发射极电路

3.共基极电路的电压增益是同相的

30）用恒流源作为放大电路有源负载的好处是可以在电源电压不变的情况下，获得较高的电路增益、合适的静态工作点、较宽的动态范围

31）计算差模增益时仅需考虑输出端的连接方式是单端还是双端。

32）计算差模输出电阻时仅需考虑输出端的连接方式是单端还是双端。

33）在晶体三极管的三种组态中，既可放大电压也可放大电流的是共射组态，只能放大电压的是共基组态，只能放大电流的是共集组态。

34）由晶体三极管放大电路的直流通路不可以判断晶体三极管的工作组态。

35）一般来说，源电压增益将小于电压增益。

36）纯阻负载的差分放大电路的差模电压放大倍数与输出信号是单端还是双端输出有关。

37）差分放大电路的基本特性是放大差模信号，抑制共模信号。

38）在差分放大电路中，差模输入信号是两个输入端信号的差，共模信号是两个输入端信号的平均。

39）乙类功率放大电路的理想最大效率为78.5%

40）为减小多级直接耦合放大电电路的零点漂移，首级电路宜采用差分放大电路。

41）由于功率放大电路中的晶体管出于大信号放大状态，所以微变等效电路方法不再适用。

42）对于乙类互补功放，电路输出功率最大时刻并非管耗功率最大时刻。

43）多级放大电路的带宽窄于其中任何一级。

44）多级放大电路的增益等于各级增益之积，但要考虑后级输入电阻对前级的影响。

Chapter 3

1) 当V_GS=0时，能够工作在恒流区的场效应管是耗尽型MOS场效应管。

2) 放大（饱和）状态下，双极型晶体管的输出电流和输入电压的（全值）关系为指数型，场效应型晶体管的输出电流和输入电压的（全值）关系为二次函数型。

3) 场效应管源极跟随器与双极型晶体管射极跟随器相比：1.源极跟随器电压跟随性较差

2.源极跟随器输出电阻更大

4）相同条件下，电压增益大小比较：CMOS反相器>一般的CMOS共源E/E型>NMOS共源E/D型>NMOS共源E/E型

Chapter 4

1）导致放大电路在高频段产生频率失真的主要原因是三极管结电容。

2）为提高单管共射放大电路的上限截止频率，可采取的措施有：1.选择基区体电阻小、结电容小、特征频率高的晶体管 2.使用内阻小的信号源 3.减小负载电阻

3）多级放大电路的相频特性等于各级放大电路的相频特性之和。

4）共射放大电路的高频特性主要由输入回路决定。

5）共基放大电路的高频特性主要由输出回路决定。

6）共基放大电路的高频特性最好，共集次之，共射最差。

  Chapter 5

1) 有一单环深负反馈放大电路，其开环放大倍数为A，闭环放大倍数为A_f，反馈系数为F。若F不变，A增大一倍，则A_f将基本不变。

2) 有一单环深负反馈放大电路，其开环放大倍数为A，闭环放大倍数为A_f，反馈系数为F。若A不变，F增大一倍，则A_f将减小约一半。

3) 在三极管负反馈放大电路中，若保持负载不变，欲从信号源获取较小的电流，并能够在更换放大管时稳定输出电流，可在放大电路中引入电流串联或电压串联负反馈。

4) 负反馈只能改善反馈环路内的电路性能，对反馈环路之外无效。

5）只要放大电路的负载恒定，不管哪种反馈都能稳定输出电压。

6）当输入信号已经失真时，引入负反馈并不能使失真得到改善。

Chapter 6

1）在正弦电压输入信号上叠加一个直流电压，应选用加法运算电路。

2）由理想运放构成积分电路，当输入电压固定时，到达某一电压所需的积分时限与负载电阻无关。

3）由运放构成的同相输入放大器，运放的共模输入电压等于输入电压。

4）基本反相输入放大电路采用电压并联负反馈。

5）基本同相输入放大电路采用电压串联负反馈。

6）在反相求和电路中，运放的反相输入端为“虚地”点，流过反馈单阻的电流基本上等于各输入电流之和。

7）电压跟随器和晶体管射极跟随器的共同点：1.交流输入电阻较大

                                         2.交流输出电阻较小

                                         3.电压增益小于1且趋于1

8）与晶体管射极跟随器相比，运放构成的电压跟随器特性更好，输入电阻更大（趋于正无穷），输出电阻更小（趋于0）

9）第一类输出端限幅电路，用两个背靠背的稳压二极管引入深负反馈，工作在线性区。

10）第二类输出端限幅电路，限流电路和稳压二极管直接接于输出端，工作在限幅区。

Chapter 10

1) 稳压二极管工作时应处于反向击穿区。

2) 稳压二极管在使用时应串联限流电阻。

3) 稳压二极管应与负载并联在一起。

4) 正常情况下，稳压二极管和变容二极管都必须工作在反偏状态 。

5) 半波整流电路只能在输入信号的正半周或负半周时有输出。

6) 对于串联开关电源调整管功耗主要取决于调整管的饱和压降和输出电流。

7) 在直流稳压电源中，滤波电路的采用使脉动系数降低。

8) 线性电源比开关电源纹波小。

9) 并联型开关电源可以升压。

10) 串联型开关电源可以降压。

11) 开关电源比线性电源效率高 。

 

数电总复习之爱课堂题目概念整理

Chapter 1

1）用一个字节（8位）表示无符号数，最大的表示范围为0~255

2）8位有符号二进制数最高位表示符号（0表示正数，1表示负数），表示范围为-127（或-128）~127

3）对26个英文字母（包括大小写）进行编码，若采用等长编码，编码长度为6位（一共52个字母）

4）对于一个逻辑函数，其任意两个不同的最小项的与，结果为０

5）对于一个逻辑函数，其任意两个不同的最大项的或，结果为1

6）卡诺图化简中，若编码方式为8421BCD码，则图中10、11、12、13、14、15成为无关项（对应格子中填入X）

7）一个逻辑函数可能有几种最简式，但其两种标准形式（与或式、或与式）均具有唯一性。

8）一个逻辑函数的全部最大项之积恒为零。

9）一个逻辑函数的全部最小项之和恒为1。

10）一个逻辑函数的最小项集合与其最大项集合互为补集。

11）用卡诺图化简法求函数的最简或与式，应该圈0，且每个圈对应一个和项，原变量用0表示，反变量用1表示。

12）用卡诺图化简法求函数的最简与或式，应该圈1，且每个圈对应一个积项，原变量用1表示，反变量用0表示。

13）在二进制表示中，数值0仅有补码的表示唯一。因为数值0若用8位二进制编码表示，可用原码00000000或10000000来表示。若用反码表示，则可表示为00000000或11111111。在补码表示中，正数的补码与原码、反码相同，负数的补码等于它的反码加1，因此只能用00000000来表示。

Chapter 2

1）门电路中悬空的输入端若用万用表去测对地电压时，相当于接了一个大电阻然后接地，属于低电平。

2）TTL门电路的输入端悬空相当于接高电平，但输入端悬空会产生干扰，影响正常逻辑关系。

3）CMOS门电路输入端悬空时输入电平不确定。

4）TTL三态门有三个状态，分别是0状态、1状态、高阻态。

5）在不影响逻辑功能的前提下，CMOS与非门多余的输入端可以接高电平。

6）晶体管饱和越深，灌电流负载的驱动能力越强，但工作速度越慢。

7）COMS、TTL门的输入端通过10KΩ电阻接V_CC时，则该输入是逻辑“1”。

8）相同输入OC门的输出连在一起使用也增加灌电流驱动能力。

9）TTL与非门的开、关门电平越接近阈值电压V_T，噪声容限越大。

10）三极管反相器的拉电流负载电阻过小时，主要对输出的高电平产生影响。

11）三极管反相器的灌电流负载电阻过大时，主要对输出的低电平产生影响。

12）为了增加驱动能力，相同输入时的相同逻辑门输出可以互连在一起使用。

13）TTL和CMOS与非门的闲置输入端悬空时会影响其逻辑关系，所以不允许多余输入端悬空。

14）TTLOC、CMOSOD门的输出端可以直接相连实现“线与”逻辑。

15）ECL逻辑门输出端直接相连可以实现“线或”。

16）无论什么门的输出端都不能直接接地或者直接接电源。

17）与门、与非门多余的输入端可接高电平。

18）或门、或非门多余的输入端可接低电平。

19）扇出系数反映了逻辑门的带负载能力，指逻辑门能驱动同类逻辑门的最大个数。

20）当TTL逻辑门输入端通过一个大电阻（≥2kΩ）接地时，相当于高电平（1）

21）当TTL逻辑门输入端通过一个小电阻（≤300Ω）接地时，相当于低电平（0）

22）和CMOS相比，ECL最突出优点在于工作速度快。

23）三态门可实现双向数据传输。

24）两个反相器并联使用可以增加驱动能力。

Chapter 3

1）在组合逻辑电路中，任一时刻的输出由该时刻的输入决定。

2）若输入信号源提供反变量，对于最简与或式，一定可用两级与非门实现。

3）1位8421BCD加法器输入端有9个。

4）引起组合电路中竞争与冒险的主要原因为电路延时。

5）一个仅由各种逻辑门构成的电路不一定是组合逻辑电路。

6）增加冗余项职能消除静态逻辑冒险。

7）加选通脉冲或加滤波电容可以消除静态功能冒险。

8）利用级联输入端可以将1片4位数目比较器74LS85扩展为5位比较器。

9）对于输出高电平有效的译码器，每个输出都对应一个输入地址的最小项。

10）用38译码器实现全加器还需要增加两个4输入与非门。

11）普通编码器同时有两个输入信号有效时，会出现编码错误。

12）编码和译码是互逆的过程。

13）若输入变量按照循环码的规律变化，则不会产生静态功能冒险。

14）数据选择器的功能相当于多个输入一个输出的数据开关。

15）数据分配器的功能相当于一个输入多个输出的数据开关。

16）计数器不属于组合逻辑电路。

17）数据选择器不能做数码比较器使用。

18）数据分配器和译码器电路结构类似。

19）汉明码是既具有检错功能又具有纠错功能的一种可靠性编码。

20）用双一线到四线数据分配器74LS155可以构成输出低电平有效的3-8译码器。

21）用八选一数据选择器74LS151可以实现4个变量的函数。

 

Verilog

1）在Verilog HDL中，case语句不呼吁并行语句。

2）input、output、inout声明的变量，默认都是wire型

3）除了在声明的同时进行赋值外，在使用wire型变量时，必须搭配assign

4）在always块中赋值的变量，不能是wire型，要为reg型。

5）若变量放在begin…end内，则声明不能为wire型

6）Verilog中不可综合的语句：initial、#10（延时）等

7）b被赋成新值a的操作并不是立刻完成，而是在块结束时才完成，且块内多条赋值语句在块结束时同时赋值的形式，称为非阻塞赋值（b <= a）

8）赋值语句执行完后，块才结束，b的值在赋值语句执行完后立刻就改变的成为阻塞赋值  方法（b=a）

9）always块与assign语句是并发执行的，assign语句一定要放在always块之外。

10）非阻塞赋值操作只能用于initial和always等过程块中的reg型变量赋值。