数电第三周周结_by_yc

主要内容：Modelsim和Quartus的使用坑点

Modelsim：

• 新建Project：

  在每新建一个verilog文件时，均需要添加一project的独立路径，否则不同文件之间会相互影响！

• 编写.v文件：包括源文件和testbench文件

• 仿真：

  仿真时的设置方法如上，注意选择“.tb”文件，对应为有源。

  在文件上右键选择"add wave"，可以进行输出波形。同时按上方四个小白框框可以使波形输出。

• 关于如何关闭project：
    有可能当你想要关闭某个File或者Project时，对应的按钮却是灰色的，这是只需要用鼠标点一下目标区域即可。

Quartus

• 文件命名：

  注意三者的命名要相同！否则编译时不会通过的！

• 编译：

  双击即可编译。

• 查看电路综合结果：