Verilog输入信号亚稳态+边沿检测

　　在需要基于一个外部输入信号的操作中，又特别是此输入信号可能输出亚稳态的情况，此时对输入信号打两拍和边沿检测，是个不错的方法，如下

 

 

 

打两拍+边沿检测代码

//对S1输入信号打第一拍
always @(posedge clk or negedge rst_n)
    if(!rst_n)
        s1_d1 <= 1'b0;
    else
        s1_d1 <= s1;

//对S1输入信号打第二拍
always @(posedge clk or negedge rst_n)
    if(!rst_n)
        s1_d2 <= 1'b0;
    else
        s1_d2 <= s1_d1;
        
//上升沿检测，pedge为高，则表示检测到上升沿
assign pedge= (s1_d1 && (~s1_d2));
    
//下降沿检测，nedge为高，则表示检测到下降沿    
assign nedge= ((~s1_d1) && s1_d2);