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随笔分类 -
EDA VHDL设计
VHDL设计----十进制计数器
摘要:一、异步复位加法计数器 代码: 仿真: RST信号与CLK信号无关,随时可以置零 二、同步复位加法计数器 代码: 仿真: RST信号只有等到CLK信号的下一个上升沿到时才能清零 三、总结 所谓“同步”是指与系统时钟同步。同步复位是指当复位信号有效时,并不立刻生效,而是要等到复位信号有效之后系统时钟的
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posted @
2018-04-03 20:16
消灭猕猴桃
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