摘要： 本文同期BLOG:http://hi.baidu.com/benclarkkevin/blog/item/1ce5ad1887e9d15043a9ad90.html普通的ALU在运算时信号在传输上的延时引起结果的跳动。当最低位进位时，如果你的ALU很长，比如16BIT，那最坏结果下需要32个GATE传输延时才能稳定。为了固定加法进位引起的延时，超前进位加法器就此被引入。上图中的B1-4,C1-4分别为CLA(下图紫色部分)产生的4个全加器的借、进位。D,S为全加、减器(蓝色部分)生产的差、和。这里的全加、减器没有传统上的进、借位输出，代替为P、G输出，进借位逻辑信号全部由CLA产生。P这个进、 阅读全文

摘要： Digital Logic Lab Exercises Laboratory Exercise 10 An Enhanced Processor下面是我做这个练习时写的资料。InstructionSetInstructionOperationFunction performed16bit code000nopnull operation000,000,000,000000001mv Rx,RyRx←[Ry]001,XXX,YYY,000000010mvi Rx,#DRx←D010,XXX,000,000000011add Rx,RyRx←[Rx]+[Ry]011,XXX,YYY,0000001 阅读全文