摘要：
最近从骏龙买了块Macnica Cyclone®V SoC Helio开发板，里面的资料太少了。所以创建一个altera soc学习交流群加快大家学习的步伐。欢迎大家加入Altera Soc学习交流群314377175 阅读全文
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1.静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。进行时序分析的目的使系统性能更加性以及提高工作主频。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。接下来将分别给大家介绍静态时序分析的基本概念，分析的模型以及计算公式，最后用实例说明静态时序分析。 2.静态时序分析的常用的基本概念 2.1 lanuch edge和latch edge 时序分析的起点(launch edge):源寄存器发送数据对应的时钟沿,时序分析 阅读全文
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关于异步复位与同步复位的实际举例在上篇博文中已经讲述，这里不在讲述。接下来将分享几个常用的异步复位同步释放的方法。用最高时钟将复位信号往后打几拍，如下用两个寄存器实现系统复位module sync_rst( sys_clk, ext_rst_n, sys_rst_n);input sys_clk;//系统时钟50M input ext_rst_n;//复位信号output sys_rst_n;//系统复位信号//---------------------------------------------- //系统复位信号产生，低有效//异步复位，同步释放reg rst_nr1,rst_nr2; 阅读全文
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1.FPGA设计中的复位方式是同步复位与异步复位。接下来将看看两者的概念和在实际设计中的区别以及各自的优缺点。1.1异步复位: 它指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位下面给出一个异步复位的例子module test(input sys_clk,input rst_n,input din,outputreg dout );always@(posedge sys_clk ornegedge rst_n)beginif(!rst_n) dout <=1'b0;else dout <= din;endendmodule从RTL图中我们可以看出FPGA的寄存器有一 阅读全文
摘要：
今天正式开通博客了，将在这里记录我学习的点点滴滴。和大家一起分享我的FPGA设计，Qsys/NIOS II设计，C++/C代码等等。。 阅读全文
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