FPGA服务器硬件搭建涉及的知识点3

Avalon-mm clock crossing Bridge:该桥传递不同时钟域之间的Avalon-mm命令和响应，使用异步fifo实现时钟交叉逻辑。       在主从时钟域该桥参数用来控制命令和响应fifo的深度，如果主动读取超过响应fifo的       深度，时钟桥将停止发送读取命令。

作用：通过嵌入时钟桥，简化qsys之间的互联，允许quartus优化路径，要求更短的传播延时。

m0_clk接altpll的c2，也就是分频出来的外设时钟频率10mhz；

s0_clk接系统时钟频率100mhz；

复位接口接cpu.jtag_debug_module_reset,和clk_50.reset;

m0是master接口，用来连接外设的slave接口，比如led，key的slave接口。

手册上有这样一段话，系统如果要求高性能的时钟的话就应该加上这个时钟桥，用来取代自动插入的cdc逻辑。

加入这个时钟桥只有我们的系统管理时钟域就会如上图所示，是不是更加明朗，而且系统性能也会变的很高效。

当然不加这个桥也行，所有的外设时钟直接连接到altpll分频出来的外设时钟c2上，外设的slave接口都接到cpu上的master也是可以的，这样的话没人给cpu分担工作，它会很累的。