2023年3月1日
HDLBits（14）3.1
发表于 2023-03-01 10:41阅读：65评论：0推荐：0
摘要： 3 电路 3.2 时序逻辑 3.2.1 锁存器与触发器（Latches and Flip-Flops） Dff8ar（DFF with asynchronous reset） 创建 8 位具有高电平有效异步复位的 D 触发器。所有 DFF 都应由clk的上升沿触发。 *同步和异步复位触发器之间代码的 阅读全文 »
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HDLBits（13）2.24
发表于 2023-03-01 09:25阅读：77评论：0推荐：0
摘要： 3 电路 3.1 组合逻辑 3.1.4 卡诺线路图（Karnaugh Map to Circuit） Kmap1(3-variable) out = a + ab +ac = a & (a^b) & (a^c) = a | b | c module top_module( input a, inpu 阅读全文 »
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2023年2月22日
HDLBits（12）2.22
发表于 2023-02-22 15:12阅读：39评论：0推荐：0
摘要： 3 电路 3.1 组合逻辑 3.1.2 数据选择器/多路复用器（Multiplexers）（MUX） Mux2to1（2-to-1 multiplexers） 创建位宽为 1 的 2 对 1 数据选择器。当 sel=0 时，选择 a。当 sel=1 时，选择 b module top_module( 阅读全文 »
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2023年2月17日
HDLBits（11）2.17
发表于 2023-02-17 16:29阅读：37评论：0推荐：0
摘要： 3 电路 3.1 组合逻辑 3.1.1 基础门 Ring or vibrate（静音） 若手机处于震动模式则振动（motor），否则打开铃声（Ringer） assign ringer = ring&(~vibrate_mode); assign motor = ring&vibrate_mode; 阅读全文 »
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2023年2月14日
就业方向，随便写写
发表于 2023-02-14 16:09阅读：44评论：0推荐：0
摘要： IC数字前端： 基础： Linux，Verilog/SystemVerilog，脚本语言（Perl，Tcl），VLSI设计，EDA软件（Spice，Cadence，PCB等） 进阶方向： 1.CPU高性能计算 ：体系结构，服务器，多核，一致性，编译器，linux，云计算，虚拟化 2.GPU设计 ：体 阅读全文 »
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HDLBits（10）2.14
发表于 2023-02-14 16:08阅读：30评论：0推荐：0
摘要： 3 电路 3.1 组合逻辑 3.1.1 基础门 Wire: assign out = in ; GND: assign out = 1'b0 ; NOR: assign out = ~ (in1 | in2) ; Another Gate: assign out = in1 & (~in2) ; T 阅读全文 »
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HDLBits（9）10.13
发表于 2023-02-14 14:36阅读：34评论：0推荐：0
摘要： 2 Verilog语言 2.5 更多特点 2.5.4 组合for循环 翻转输出一个长度为100的向量（使用组合always块） module top_module( input [99:0] in, output [99:0] out ); integer i; always@(*)begin fo 阅读全文 »
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2022年9月20日
HDLBits（8）9.20
发表于 2022-09-20 16:07阅读：24评论：0推荐：0
摘要： 2 Verilog语言 2.5 更多特点 2.5.1 三元运算符 （condition ? if_true : if_false） 判断a,b,c,d中的最小值 module top_module ( input [7:0] a, b, c, d, output [7:0] min); wire [ 阅读全文 »
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2022年9月19日
HDLBits（7）9.19
发表于 2022-09-19 16:40阅读：29评论：0推荐：0
摘要： 2 Verilog语言 2.4 程序 2.4.5 Always case 当可能的情况较多时，适合使用 case 语句而非 if-else 语句 case 语句以 case 开头，每个 case 项以冒号结束 case 项后的执行语句可以是单条，也可以是多条，但多条需要用 begin-end 进行说 阅读全文 »
posted @ 2022-09-19 16:40 LhTian21 阅读(29) 评论(0) 推荐(0) 编辑
2022年9月14日
HDLBits（6）9.14
发表于 2022-09-14 22:26阅读：37评论：0推荐：0
摘要： 2 Verilog语言 2.4 程序 2.4.1 Always 模块1 组合逻辑：always @(*) 时序逻辑：always @(posedge clk) 对于组合逻辑电路，一般会用 * 代替所有输入变量，防止出现错误 assign 用于对线性信号赋值，always模块用于定义reg型信号（寄存 阅读全文 »
posted @ 2022-09-14 22:26 LhTian21 阅读(37) 评论(0) 推荐(0) 编辑
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