HDLBits(5) 9.1
1|02 Verilog语言
1|12.3 模块
2.3.6 加法器1
实例化一个由两个16位加法器组合成的32位加法器
2.3.6 加法器2(波纹进位加法器Ripple Carry Adder)
2.3.8 进位选择加法器(Carry-select Adder)
2.3.7中的加法器计算进位输出的延迟很高,必须在前一级加法器计算完成之后,后一级加法器才能够开始计算
在选择加法器中,第一级加法器保持不变,第二级加法器有两个,一个假设进位为0,另一个假设进位为1。然后使用第一级结果和2选一选择器来选择哪一个结果是正确的。
2.3.9 加法器-减法器
加法器-减法器可以通过选择性地取反一个输入来从加法器构建,这相当于将输入反相然后加 1。最终结果是一个可以执行两种操作的电路:a + b + 0 和 a + ~b + 1(即a - b)
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本文作者:LhTian
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