回顾版图老项目1——EN_logic

前言

　　这个小项目是鄙人在以前实习实训期间，第一次接触到稍微麻烦一点的数字模块，特此纪念。

一、工艺

　　工艺为Smic180nmBCD

二、软件

　　Cadence618+Calibre

三、原理图

　　涉及到保密，只能大致显示。基本上就是数字标准单元的组合。

 

四、要点

1.展平式和层次化

1）展平式设计（Flat flow）

　　展平化的设计方法是一种自下而上的设计思路，这种设计方法会一下子导入所有芯片中所需要的元件，而每个元件都要经过充分的验证，确保各个元件的功能无误。而后将所有这些原件组合，构成整个芯片系统。工程师在设计的时候，可以随意调动任意一个原件，也就是说所有元件都是看得到的，没有所谓的黑匣子。其实大家就可以单纯地理解为就是可以看到芯片所有内容的完整的设计。这里面的管子不多，为了方便自己后面的修改，我选择展平式。

（1）优点

　　可以看到chip中所有cell的信息，更容易做时序收敛，出现的violation也相对更好解。

（2）缺点

　　对于大型design来说，计算量过大，而且人员不好分配，很难充分利用资源，导致设计周期偏长。

2）层次化设计（Hierarchical flow）

　　层次化的设计方法是一种自上而下的设计思路。对于前端设计来说，它会首先分析整个芯片要实现的功能，而后划分（partition）为不同的功能模块（block），在划分的时候只关心每个模块的输入输出，不考虑模块内部具体是怎么构成的。之后再考虑每个模块要如何设计，模块的设计也可以分为展平化和层次化，最终最低一级的模块一定是要展平化设计的。对于后端实现来说可以完全遵循前端给的划分好的block，但如果前端给了展平式的网表，后端同样可以划分不同的block来做，这样对后端来说也是层次化设计。对于每个block，都会划分出它自己的netlist、sdc、lef、lib、upf等等。每位工程师可以负责单一的一个block，在block内部进行展平化设计，保证时序收敛，没有DRC等等，而后由一位工程师在top层将所有block联系起来，最终做到整个chip功能正常。

（1）优点

　　可以并行处理多个block，可以充分利用公司资源，大大减少了设计周期。

（2）缺点

　　需要在partition初期就对block进行充分的预估，做好timing的余量（timing budget），可能会出现有些block好做，有些block难做的情况，甚至一些block无法做到时序收敛。这个时候就需要重新调整分配，或者进行局部的重新综合。而最终signoff的时候也是要flatten的看结果，相对比较复杂一些。

2.深N阱（Deep N-Well：DNW）

　　DNW就是在NWELL之下还有一层N-的注入。 目的是用DNW来隔离DNW里面的PW和P-衬底，使衬底耦合噪声更小。

• DNW本质也是NW，只是离子浓度比较低。它通过与衬底形成反偏二极管，当上电后起与衬底的隔离作用。

• DNW处的衬底比非DNW区域的衬底薄，电阻率与衬底的厚度成反比。因为这个缘故，衬底噪声会往低电阻区域流。

• DNW一般被NW包围，个别工艺里面也可以和NW重叠。 

3.数字标准单元

1）等高

　　数字标准单元要每个基础单元高度等高。这样画cell的时候可以使每一数字逻辑完美结合起来，并且规律化，有效的减小整体面积，提高工作效率。

2）面积小

　　数字标准单元应该尽量的缩小面积，特别是数字模块较多的项目。

3）可重合性

　　数字标准单元应该注意单元的可重合性，即左右两边应有源区对齐，如果可以用一个层次比如P⁺、N⁺把边界定位，P⁺、N⁺边界距离有源区间距是两个有源区最小间距的一半，这样可以使手动画数字cell的时候，调整单元间距操作更加简单，并且规律化不浪费面积，上下两边原理一样，只是用metal效果更好。

五、版图

1.条状

　　这个版本做成长条状，分上下两层PMOS-NMOS，采用两层金属连接。输入左边出PIN，输出右边出PIN。电源地加粗处理，其余空间尽可能压缩。看起来比较直观，但是可能有点占位置。

2.方块状

　　这个版本属四层结构NMOS-PMOS-PMOS-NMOS,极大提升空间利用率。但是对布局、布线有进一步的要求。

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