加/减法电路

基本门电路

1.与门

门形状


真值表

2.或门

门形状


大于等于1 可以理解为：当 A + B >= 1 时，Y输出高电平。
真值表

3.非门

门形状

真值表

4.异或门

门形状

等于1 可以理解为： 当 A + B = 1时，Y输出高电平。

真值表

异或逻辑运算规则和加法规则很接近，可以用异或逻辑电路构成加法电路（没有进位的半加器）

典型逻辑元件

半加器

我的第一堂数电课-芯片内部是如何实现加法运算的？模拟信号和数字信号有什么区别？李永乐老师讲解门电路（2018最新）

真值表

一位全加器

A为被加数
B为加数
Cin为相邻低位来的进位数
S为相加后输出本位
Cout为向相邻高位进位数

S = A ^ B ^ Cin
Cout = (A ^ B) & Cin + A & B

四位串行加法器

元件少成本低，可用于某些低速的专用运算器

串行进位链
C₁ = A₁B₁ + (A₁ ^ B₁)C₀ = G₁ + P₁C₀
C₂ = A₂B₂ + (A₂ ^ B₂)C₁ = G₂ + P₂C₁
C₃ = A₃B₃ + (A₃ ^ B₃)C₂ = G₃ + P₃C₂
...
C_n-1 = A_n-1B_n-1 + (A_n-1 ^ B_n-1)C_n-2 = G_n-1 + P_n-1C_n-2
C_n = A_nB_n + (A_n ^ B_n)C_n-1 = G_n + P_nC_n-1
某位的进位信号的产生依赖于低位进位信号的产生。

四位串行加/减法器

减法模式时，减数通过异或门按位取反，再相加。

带溢出检测功能的串行加/减法器

1.检测同符号数之间相加是否溢出电路

2.检测最高有效数据位和符号位进位位是否同步

带无符号数溢出检测功能的串行加/减法器

四位并行加法器

将串行进位链改写：
C₁ = G₁ + P₁C₀
C₂ = G₂ + P₂C₁= G₂ + P₂( G₁ + P₁C₀) = G₂ + P₂G₁ + P₂P₁C₀
C₃ = G₃ + P₃C₂= G₃ + P₃( G₂ + P₂G₁ + P₂P₁C₀ ) = G₃ + P₃G₂ + P₃P₂G₁ + P₃P₂P₁C₀
...
C_n = G_n + P_nG_n-1 + P_nP_n-1G_n-2 + ... + P_nP_n-1P_n-2…P₄P₃P₂P₁G₁ + P_nP_n-1P_n-2…P₄P₃P₂P₁G₀
改写后，各进位信号的产生不再与相邻低位的进位信号有关，只与参加运算的数和C₀有关。
按这组表达式的要求用逻辑电路形成各位的进位信号，则称形成这种进位信号的逻辑网络为并行进位链。
工程上对这组逻辑表达式的逻辑实现有一定困难。例如，表达式C_n的最后一项，在n = 16的情况下，就要求“与”门电路有17个输入端，逻辑电路的扇入系数不允许采用这种全并行方式。解决这个矛盾的基本方法，是根据元器件的特征将加法器分成若干个小组，对小组内的进位逻辑和小组间的进位逻辑作不同选择。

1. 组内并行，组间串行

每小组4位，每组内部采用并行进位结构，组间采用串行进位传递结构
C₁ = G₁ + P₁C₀
C₂ = G₂ + P₂G₁ + P₂P₁C₀
C₃ = G₃ + P₃G₂ + P₃P₂G₁ + P₃P₂P₁C₀
G₄ = G₄ + P₄G₃ + P₄P₃G₂ + P₄P₃P₂G₁ + P₄P₃P₂P₁G₀
来自低位的进位信号只有C₀，送到高位小组的进位信号只有C₄




2. 组内并行，组间并行
仿照分析每一位进位信号的方法，将每个小组最高位进位分成进位传送函数和进位生成函数两个部分：
G₄ = G₄ + P₄G₃ + P₄P₃G₂ + P₄P₃P₂G₁ + P₄P₃P₂P₁G₀

• 只有最后一项 P₄P₃P₂P₁G₀ 依赖低位小组的进位信号，称为第一组的传送进位，其中P₄P₃P₂P₁为小组的传送函数，记作P₁^*
• 前面4项与C₀无关，只与本小组内的G_i，P_i有关，称为第一小组的进位生成函数，记为G₁^*。
  G₁^* = G₄ + P₄G₃ + P₄P₃G₂ + P₄P₃P₂G₁

因此 C₄ = G₁^* + P₁^*C₀
同理

• C₄ = G₁^* + P₁^*C₀
• C₈ = G₂^* + P₂^*C₄
• C₁₂ = G₃^* + P₃^*C₈
• C₁₆ = G₄^* + P₄^*C₁₂

继续展开得到：

• C₄ = G₁^* + P₁^*C₀
• C₈ = G₂^* + P₂^*G₁ ^*+ P₂^*P₁^*C₀
• C₁₂ = G₃^* + P₃^*G₂^* + P₃^*P₂^*G₁^*+ P₃^*P₂^*P₁^*C₀
• C₁₆ = G₄^* + P₄^*G₃^* + P₄^*P₃^*G₂^*+ P₄^*P₃^*P₂^*G₁^* + P₄^*P₃^*P₂^*P₁^*C₀

1. 第一小组产生G₁^*，P₁^*，C₁，C₂，C₃，不在组内产生C₄。
2. 第二小组产生G₂^*，P₂^*，C₅，C₆，C₇，不在组内产生C₈。
3. 第三小组产生G₃^*，P₃^*，C₉，C₁₀，C₁₁，不在组内产生C₁₂。
4. 第一小组产生G₄^*，P₄^*，C₁₃，C₁₄，C₁₅，不在组内产生C₁₆。

各小组的进位生成函数和进位传送函数的逻辑表达式为：

1. G₁^* = G₄ + P₄G₃ + P₄P₃G₂ + P₄P₃P₂G₁
2. G₂^* = G₈ + P₈G₇ + P₈P₇G₆ + P₈P₇P₆G₅
3. G₃^* = G₁₂ + P₁₂G₁₁ + P₁₂P₁₁G₁₀ + P₁₂P₁₁P₁₀G₉
4. G₄^* = G₁₆ + P₁₆G₁₅ + P₁₆P₁₅G₁₄ + P₁₆P₁₅P₁₄G₁₃
5. P₁^* = P₄P₃P₂P₁
6. P₂^* = P₈P₇P₆P₅
7. P₃^* = P₁₂P₁₁P₁₀P₉
8. P₄^* = P₁₆P₁₅P₁₄P₁₃
   
   进位产生次序如下：
   _1. 产生第一小组的C₁，C₂，C₃及所有G_i^*，P_i^*；
   _2. 随后产生组间进位信号C₄，C₈，C₁₂，C₁₆；
   _3. 然后再产生第二，三，四小组的C₅到C₁₅。