摘要：
Verilog HDL 学习笔记3-Latch 第一次接触Latch是在大二学习数电的时候，那时候Latch被翻译成锁存器，当时还纠结着锁存器和寄存器的区别（要是当时我知道他俩的英文名叫latch和register我还纠结个P）。扯远了，话不多说，该说说latch与verilog的联系。 还是照惯例，首先必须放上关于latch的定义和解释。ALTERA 的recommended HDL coding中提到：A latch is a small combinational loop that holds the value of a signal until a new value is ass 阅读全文
