2023年7月5日
Verilog HDL组合电路的行为级建模
摘要： 主要使用关键词initial或always定义的两种结构类型的描述语句，initial主要用于面向仿真的过程语句，不能用来描述硬件逻辑电路的功能。 1.always结构型说明语句 用法： ```verilog always @(事件控制表达式) begin:块名 块内局部变量的定义； 一条或者多条过 阅读全文
posted @ 2023-07-05 18:48 Xxaj5 阅读(115) 评论(0) 推荐(0) 编辑