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2023年7月1日
Verilog HDL门级建模
摘要: Verilog HDL内部定义了12个基本门级元件可以直接用,用这些门级原件直接对逻辑图进行描述,称为门级建模。 每个门输入可能是逻辑0,逻辑1,不确定态x和高阻态z四个值之一。 1.多输入门 主要有**与门(and),与非门(nand),或门(or),或非门(nor),异或门(xor),同或门(x
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posted @ 2023-07-01 10:48 Xxaj5
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