会员
周边
众包
新闻
博问
闪存
赞助商
所有博客
当前博客
我的博客
我的园子
账号设置
简洁模式
...
退出登录
注册
登录
Future-ZhengLJ
Run into your best future
博客园
首页
新随笔
联系
订阅
管理
2023年6月19日
Verilog语法基础
摘要: ### FPGA语法 **逻辑值:** 0:逻辑低电平,条件为假。 1:逻辑高电平,条件为真。 z:高阻态,无驱动 x:未知逻辑电平,这既不是0也不是1,只是一个不稳定的状态。 **关键字:** ``module``:表示模块的开始,后边紧跟模块名,**模块名一般跟.v文件一致**,模块结束使用``
阅读全文
posted @ 2023-06-19 21:34 Xxaj5
阅读(70)
评论(0)
推荐(0)
编辑
公告