2023年6月19日
Verilog语法基础
摘要： ### FPGA语法 **逻辑值：** 0：逻辑低电平，条件为假。 1：逻辑高电平，条件为真。 z：高阻态，无驱动 x：未知逻辑电平，这既不是0也不是1，只是一个不稳定的状态。 **关键字：** ``module``：表示模块的开始，后边紧跟模块名，**模块名一般跟.v文件一致**，模块结束使用`` 阅读全文
posted @ 2023-06-19 21:34 Xxaj5 阅读(139) 评论(0) 推荐(0) 编辑