随笔分类 - FPGA / 开发中的一些问题
摘要：这个问题去网上一搜会发现很多类型，有的是综合的时候出现的，有的是实现的时候出现的，各种各样，我就是在实现的opt_design阶段出现这个问题，然后解决了一天半没有找到解决办法， 最后气急败坏，直接在设置里关闭opt_design。。。。然后成功！
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摘要：。。
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摘要：这个原因主要是因为有一个引脚没有用到，解决方法。 1、打开Schematic。 2、根据提示的模块去找，比如说我的报错。 [Opt 31-67] Problem: A LUT3 cell in the design is missing a connection on input pin I1, w
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摘要：独热码只有一个比特位不同，所以在进行比较的时候： 假如我们要判断状态机是否处于某状态S1，代码如下 格雷码：`assign S1 = (STATUS == 2'b01)` 二进制码：`assign S1 = (STATUS == 2'b01)` 而独热码：`assign S1 = STATUS[1]
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摘要：写了一个很简单的程序，2-4译码器。 ```verilog module decoder2to4( input in1, in0, output reg [3:0]out ); always @ (*) begin if ({in1, in0} == 2'b00) out = 4'b1111; el
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