随笔分类 - FPGA / Verilog语法
摘要：主要使用关键词initial或always定义的两种结构类型的描述语句，initial主要用于面向仿真的过程语句，不能用来描述硬件逻辑电路的功能。 1.always结构型说明语句 用法： ```verilog always @(事件控制表达式) begin:块名 块内局部变量的定义； 一条或者多条过
阅读全文
摘要：数据流建模使用的连续赋值语句由关键词`assign`开始，一般用法如下： ```verilog wire [位宽说明]变量名1, 变量名2, ..., 变量名n; assign 变量名 = 表达式; ``` 只要等号右边的值发生变化，则立即更新等号左边的值。 注意，连续赋值语句只能对`wire`型变
阅读全文
摘要：Verilog HDL内部定义了12个基本门级元件可以直接用，用这些门级原件直接对逻辑图进行描述，称为门级建模。 每个门输入可能是逻辑0，逻辑1，不确定态x和高阻态z四个值之一。 1.多输入门 主要有**与门（and），与非门（nand），或门（or），或非门（nor），异或门（xor），同或门（x
阅读全文
摘要：### FPGA语法 **逻辑值：** 0：逻辑低电平，条件为假。 1：逻辑高电平，条件为真。 z：高阻态，无驱动 x：未知逻辑电平，这既不是0也不是1，只是一个不稳定的状态。 **关键字：** ``module``：表示模块的开始，后边紧跟模块名，**模块名一般跟.v文件一致**，模块结束使用``
阅读全文
