随笔分类 -  FPGA / HDLBits刷题

练习verilog
HDL刷题:Count clock
摘要：[原题链接](https://hdlbits.01xz.net/wiki/Count_clock) 要写一个12小时的时钟。 由题目得知，reset信号的优先级最高，其次是enable，这里很好实现。 我的思路： 写了一个4位的bcd计数器，并实例化了4个，对ss与mm的[7:4]与[3:0]分别考 阅读全文
posted @ 2023-08-09 09:31 Xxaj5 阅读(32) 评论(0) 推荐(0) 编辑
HDL刷题:Edgedetect
摘要：[原题链接](https://hdlbits.01xz.net/wiki/Edgedetect) 一道想了好久的题目，在这种并行执行的程序里怎么才能保存前一个状态，看了题解后才发觉，非阻塞赋值啊，代码如下： ```verilog module top_module ( input clk, inpu 阅读全文
posted @ 2023-08-06 08:01 Xxaj5 阅读(29) 评论(0) 推荐(0) 编辑

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