随笔分类 - FPGA
摘要：这个问题去网上一搜会发现很多类型，有的是综合的时候出现的，有的是实现的时候出现的，各种各样，我就是在实现的opt_design阶段出现这个问题，然后解决了一天半没有找到解决办法， 最后气急败坏，直接在设置里关闭opt_design。。。。然后成功！
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摘要：硬件在环（HIL） 官方的一些定义：硬件在环 (HIL) 测试是一种实时仿真，让您无需使用系统硬件即可开始测试嵌入式代码。如果正在开发的代码未按照规范运行，您可以通过此项测试来发现可能损坏硬件的异常和故障情况。 非常高大上，我这里呢，就想实现一点功能，因为我是用
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摘要：这个原因主要是因为有一个引脚没有用到，解决方法。 1、打开Schematic。 2、根据提示的模块去找，比如说我的报错。 [Opt 31-67] Problem: A LUT3 cell in the design is missing a connection on input pin I1, w
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摘要：独热码只有一个比特位不同，所以在进行比较的时候： 假如我们要判断状态机是否处于某状态S1，代码如下 格雷码：`assign S1 = (STATUS == 2'b01)` 二进制码：`assign S1 = (STATUS == 2'b01)` 而独热码：`assign S1 = STATUS[1]
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摘要：[原题链接](https://hdlbits.01xz.net/wiki/Count_clock) 要写一个12小时的时钟。 由题目得知，reset信号的优先级最高，其次是enable，这里很好实现。 我的思路： 写了一个4位的bcd计数器，并实例化了4个，对ss与mm的[7:4]与[3:0]分别考
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摘要：写了一个很简单的程序，2-4译码器。 ```verilog module decoder2to4( input in1, in0, output reg [3:0]out ); always @ (*) begin if ({in1, in0} == 2'b00) out = 4'b1111; el
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摘要：主要使用关键词initial或always定义的两种结构类型的描述语句，initial主要用于面向仿真的过程语句，不能用来描述硬件逻辑电路的功能。 1.always结构型说明语句 用法： ```verilog always @(事件控制表达式) begin:块名 块内局部变量的定义； 一条或者多条过
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摘要：数据流建模使用的连续赋值语句由关键词`assign`开始，一般用法如下： ```verilog wire [位宽说明]变量名1, 变量名2, ..., 变量名n; assign 变量名 = 表达式; ``` 只要等号右边的值发生变化，则立即更新等号左边的值。 注意，连续赋值语句只能对`wire`型变
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摘要：Verilog HDL内部定义了12个基本门级元件可以直接用，用这些门级原件直接对逻辑图进行描述，称为门级建模。 每个门输入可能是逻辑0，逻辑1，不确定态x和高阻态z四个值之一。 1.多输入门 主要有**与门（and），与非门（nand），或门（or），或非门（nor），异或门（xor），同或门（x
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摘要：### FPGA语法 **逻辑值：** 0：逻辑低电平，条件为假。 1：逻辑高电平，条件为真。 z：高阻态，无驱动 x：未知逻辑电平，这既不是0也不是1，只是一个不稳定的状态。 **关键字：** ``module``：表示模块的开始，后边紧跟模块名，**模块名一般跟.v文件一致**，模块结束使用``
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