2013 年 10月 30 日随笔档案 - LC凑热闹

Xilinx ISE14.1用Verilog语言实现一个半加器并测试

摘要：建立一个工程注：Xilinx ISE的安装在此不再过多说明，网上有参考资料1.打开软件进入如下界面2.创建工程File-->New Project3.创建文件（我取名为firstTry）右键选择New Source；设置参数4.编写代码module half_add( input a, inp... 阅读全文

posted @ 2013-10-30 20:12 LC凑热闹阅读(4114) 评论(0) 推荐(0) 编辑

2013年10月30日

公告