2016年1月17日
Verilog中的Timescale作用
摘要： 很多时候，我们拿到已有的东西理所当然的用了，其实，你真的对你所使用的东西了解吗？再次犯下这样的错误，是因为在把代码从Altera的CycloneV移植到Xilinx的Spartan6上，我遇到了非常奇怪的问题：在modelsim下，对Xilinx平台下的代码进行功能仿真，发现工程中Xilinx... 阅读全文
posted @ 2016-01-17 11:27 北同学 阅读(1138) 评论(0) 推荐(0) 编辑