摘要：
原文地址：一个支持Verilog的Vim插件——前言作者：hover随着设计复杂度的增加，在书写代码中枯燥的重复性的劳动会越来越多。例如，例化若干个有上百个端口的子模块，这个工作没有任何创造性可言，而且几乎100%会出错误。在verilog中每用到一个新变量都要实现声明，而一个比较复杂的设计，... 阅读全文
摘要：
原文地址：一个支持Verilog的Vim插件——AutoDef作者：hover支持一下四种类型的变量声明:1）时序always块中的寄存器变量reg2）组合always块中的组合reg变量reg3）assign语句中的网表wire4）例化模块的输出端口wire用户在使用变量是需要在至少一个赋值... 阅读全文
摘要：
原文地址：一个支持Verilog的Vim插件——自动插入always块作者：hover插件支持always块的自动插入，如果用户要插入时序always块，需要在端口声明中标志时钟和异步复位信号（仅支持单时钟域）。例如：input mea_clk; // clockinput me... 阅读全文