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2017年10月27日
Xilinx ISE下的静态时序分析与时序优化
摘要: 单击Design Summary中的Static Timing就可以启动时序分析器(Timing Analyzer)。 在综合、布局布线阶段ISE就会估算时延,给出大概的时延和所能达到的最大时钟频率,经过PAR后,在Static Timing中给出的是准确的时延,给出的时序报告可以帮助我们找到关键路
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posted @ 2017-10-27 12:29 __大娱乐家
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2017年9月22日
vivadoHLS优化
摘要: //HLS数据类型: ap_fixed<总位宽,整数位宽> (优化)Directive (函数/类 -> 变量/对象)Insert Directive (优化措施 ug902->design optimization)Directive :DATA_PACK 对结构体打包 :INTERFACE 对接
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posted @ 2017-09-22 13:41 __大娱乐家
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2017年7月13日
【非原创声明】做fpga久了就会发现其实我们不能只局限于解决ERROR,综合过程中的有些Warning其实也是必须修掉的重要提示,不能忽视。我从网上摘了一些别人总结的经验,再自己补充一些整理在下面:
摘要: 1. Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list 【提示】没把singal放到process()中。 2
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posted @ 2017-07-13 17:18 __大娱乐家
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2017年6月16日
Linux札记(1)
摘要: tar 命令参数: -j 代表使用‘bzip2’程序进行文件的压缩 -J代表调用“xz”程序进行文件的压缩 -z 用gzip来压缩/解压缩文件,加上该选项后可以将档案文件进行压缩,但还原时也一定要使用该选项进行解压缩。 -x 从档案(压缩)文件中释放文件。 -c 创建新的档案(压缩)文件。如果用户想
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posted @ 2017-06-16 21:25 __大娱乐家
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2017年6月5日
简易SDRAM控制器的verilog代码实现
摘要: SDRAM是每隔15us进行刷新一次,但是如果当SDRAM需要进行刷新时,而SDRAM正在写数据,这两个操作之间怎么进行协调呢? 需要保证写的数据不能丢失,所以,如果刷新的时间到了,先让写操作把正在写的4个数据(突发长度为4)写完,然后再去进行刷新操作; 而如果在执行读操作也遇到需要刷新的情况,也可
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posted @ 2017-06-05 21:49 __大娱乐家
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2017年5月13日
SDRAM工作原理与控制方法
摘要: 同步动态随机存储器(synchronous dynamic random access memory)。 同步是指 mem工作需要同步时钟,内部的命令发送与数据传输都以该时钟信号为基准; 动态是指 存储阵列需要不断刷新使数据不丢失,周期性地给电容单元充电; 随机是指 数据不是线性依次存储,而是自由指
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posted @ 2017-05-13 16:06 __大娱乐家
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串口收发模块设计及仿真验证
摘要: 异步串行通信(UART)接口之RS232接口协议,现主要应用于模块间通信; 这里完成一次串口回传功能仿真及验证,完成后的模块可嵌入其他应用系统; RS232接口使用双线通信,波特率9600; a. rx 表示PC 端的串口发送端(对于FPGA 端,为串口的接收端),在串口空闲状态时,rx 一直处于高
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posted @ 2017-05-13 15:36 __大娱乐家
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