2012年3月19日
Verilog 阻塞/非阻塞用法 基础
摘要： 两个要点：×在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构。×在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。为了更好地理解上述要点，我们需要对Verilog 语言中的阻塞赋值和非阻塞赋值的功能和执行时间上的差别有深入的了解。为了解释问题方便下面定义两个缩写字：RHS – 方程式右手方向的表达式或变量可分别缩写为： RHS表达式或RHS变量。 LH... 阅读全文
posted @ 2012-03-19 21:14 Jezze 阅读(1632) 评论(0) 推荐(0) 编辑