摘要： 第一：不要认为停留在心灵的舒适区域内是可以原谅的。每个人都有一个舒适区域，在这个区域内是很自我的，不愿意被打扰，不愿意被push，不愿意和陌生的面孔交谈，不愿意被人指责，不愿意按照规定的时限做事，不愿意主动的去关心别人，不愿意去思考别人还有什么没有想到。这在学生时代是很容易被理解的，有时候这样的同学还跟“冷酷”“个性”这些字眼沾边，算作是褒义。然而相... 阅读全文

摘要： 各大公司样片申请指南 文章来源：http://www.ednchina.com/blog/colinzhang/123393/message.aspx 做项目常常避免不了申请样片，原因无外这几种情况： 一是片子不好买；二是太贵而又最小定量限制。现在根据自己的经验分享几家公司。 分享前几个建议，一是要有正当用途，不要以为是免费午餐就滥申请；二是一般使用公司或学校等较为正式的邮箱申请。 1、ADI， ... 阅读全文

摘要： 这些日子我一直在写一个实时操作系统内核，已有小成了，等写完我会全部公开，希望能够为国内IT的发展尽自己一份微薄的力量。最近看到很多学生朋友和我当年一样没有方向 ，所以把我的经历写出来与大家共勉，希望能给刚如行的朋友们一点点帮助。一转眼我在IT行业学习工作已经七年多了，这期间我做过网页，写过MIS、数据库，应用程序，做过通信软件、硬件驱动、协议栈，到现在做操作系统内核和IC相关开发，这中间走了很多弯... 阅读全文

摘要： 现在，由于很多人都是单独装Xilinx 和Modelsim，因此，在用到一些芯片厂家如Xilinx或Altera的的仿真库时，遇到Library没找到的情况；因为 Modelsim 本身并不自带各 FPGA 厂家的仿真库，因此就必须自己手动编译这些库。以下我就介绍三种方法增加Xilinx或Altera的库问题：1. 找到modelsim的安装目录，在安装目录下找到$:\modeltech_6.5\... 阅读全文

摘要： CTRL+B 书签CTRL+D 复制粘贴CTRL+F 查找SHIFT+CTRL+F WEB查找CTRL+I 显示属性页CTRL+H 切换到HOMECTRL+U 向上一级CTRL+N 建立新文件夹CTRL+O 打开CTRL+W 关闭窗口SHIFT+CTRL+W 关闭所有窗口CTRL+= 放大CTRL+- 缩小CTRL+[ 返回CTRL+] 向前CTRL+T 放到垃圾筒CTRL+R 刷新CTRL+A ... 阅读全文

摘要： 一個在台積電工作3年的工程師寫給學弟學妹們的信 看到一群研究生小朋友在這里爭排名，爭校名，覺得很幼稚，很不切實際。你們可曾想過，橫在各位前面的，有更復雜，更可怕的問題？那就是生涯規劃以及就業。問各位幾個簡單的問題吧，你將來想成為什麼樣的人？你想進入什麼樣的公司？ 很多人會回答︰我想當高級主管，進台積聯電賺股票。因為我崇拜張忠謀、曹興誠。以下是我就業三年以來，對台灣電子信息產業的一些看法︰ 1. 半... 阅读全文

摘要： 1. Gray Code （格雷码）說明Gray Code是一個數列集合，每個數使用二進位來表示，假設使用n位元來表示每個數好了，任兩個數之間只有一個位元值不同，例如以下為3位元的Gray Code：000 001 011 010 110 111 101 100由定義可以知道，Gray Code的順序並不是唯一的，例如將上面的數列反過來寫，也是一組Gray Code：100 101 111 110... 阅读全文

摘要： 1. makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些文件需要后编译，哪些文件需要重新编译，甚至于进行更复杂的功能操作，因为 makefile就像一个Shell脚本一样，其中也可以执行操作系统的命令。2. makefile带来的好处就是——“自动化编译”，一旦写好，只需要一个make命令，整个工程完全自动编译，极大的提高了软件开发的... 阅读全文

摘要： As follow, I had the problem the same with them:Question:I am running a simulation after synthesis and I am getting the following error.** Error: C:/Modeltech_xe_starter/library/lib18.v(9835): $hold( ... 阅读全文

摘要： 多项目晶圆（Multi Project Wafer，简称MPW)项目晶圆就是将多个具有相同工艺的集成电路设计放在同一晶圆片上流片，流片后，每个设计品种可以得到数十片芯片样品，这一数量对于设计开发阶段的实验、测试已经足够。而实验费用就由所有参加MPW的项目按照芯片面积分摊。实际成本仅为原来的5%-10%，极大地降低了培养集成电路研发阶段的费用门槛，也为集成电路设计师的大胆创新提供了一个宽松的设计环境... 阅读全文

摘要： 问：我在ISE4.1中，用fpga express verilog编译的某些文件，用Modelsim XE只能前仿，不能后仿，不知5.1i是否有改进?答：4.1i支持用Modelsim XE实现行为级仿真和时间仿真，5.1I也同样。请用热线（china_support xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。 问：和5.1结合比较好的验证工... 阅读全文

摘要： 深亚微米半导体技术的进展与成熟使复杂的片上系统（SoC）设计变得越来越普遍，同时对传统的ASIC设计方法和流程提出了挑战。一些新的设计语言被开发出来以支持这些设计技术，例如SystemC[1]、SystemVerilog[6]等。Open SystemC Initive（OSCI）提出的基于C++的SystemC语言，已经逐渐被许多设计者用来对SoC体系结构进行建模以进行体系性能的分析及软硬件联合... 阅读全文

摘要： 搜狗云输入法正式发布，这样就可以不安装搜狗输入法，也可以使用了。最关键的是云输入法兼容多个操作系统，特别是linux、macos。搜狗云输入法的准确率更高传统输入法受限于内存和CPU能力，使用规模较小的词库和语言模型，输入准确率有限;搜狗云输入法利用服务器的无限量的存储和计算能力，大幅提升输入准确。能上网就能输入搜狗云输入法跨平台、免安装，对于Linux、Mac OS等操作系统的用户，或在网吧等临... 阅读全文

摘要： You use Altera's megafunction to generate the "DIVIDER" wizard, now you will see like that follows:// megafunction wizard: %LPM_DIVIDE%// GENERATION: STANDARD// VERSION: WM1.0// MODULE: lpm_divide // ... 阅读全文

摘要： Question: I need a Verilog behavioral model (verilog behavioral code) for:(1) signed and Unsigned 32-bit multiplication(2) signed and unsigned 32-bit division(3) It should have two 32bit inputs and th... 阅读全文