摘要： 问：我在ISE4.1中，用fpga express verilog编译的某些文件，用Modelsim XE只能前仿，不能后仿，不知5.1i是否有改进?答：4.1i支持用Modelsim XE实现行为级仿真和时间仿真，5.1I也同样。请用热线（china_support xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。 问：和5.1结合比较好的验证工... 阅读全文

摘要： 深亚微米半导体技术的进展与成熟使复杂的片上系统（SoC）设计变得越来越普遍，同时对传统的ASIC设计方法和流程提出了挑战。一些新的设计语言被开发出来以支持这些设计技术，例如SystemC[1]、SystemVerilog[6]等。Open SystemC Initive（OSCI）提出的基于C++的SystemC语言，已经逐渐被许多设计者用来对SoC体系结构进行建模以进行体系性能的分析及软硬件联合... 阅读全文