2023年7月23日
【FPGA基础】时钟设计与异步复位同步撤离设计
摘要： 一、时钟设计 1、时钟分频设计 累加器时钟分频（32分频） always @(posedge clk and negedge rst_n) begin if (!rst_n) clk_cnt <= 5'b0; else clk_cnt <= clk_cnt + 1'b1; end 异步时钟分频（32 阅读全文
posted @ 2023-07-23 16:49 AnchorX 阅读(92) 评论(0) 推荐(0) 编辑