2023年4月2日
【Verilog HDL】generate语法
摘要： generate可以实现某些语句的重复。 genvar 与 generate 是Verilog 2001 才有的功能，可以配合条件语句、分支语句等做一些有规律的例化或者赋值操作。 generate语法有generate for，generate if 和 generate case 三种。可以在ge 阅读全文
posted @ 2023-04-02 00:57 AnchorX 阅读(430) 评论(0) 推荐(0) 编辑