【Verilog HDL】generate语法

generate可以实现某些语句的重复。

genvar 与 generate 是Verilog 2001 才有的功能，可以配合条件语句、分支语句等做一些有规律的例化或者赋值操作。

generate语法有generate for，generate if 和 generate case 三种。可以在generate中使用的语法语句包括module（模块）、UDP（用户自定义原语）、门级原语、连续赋值语句、always语句和initial语句等。

语法结构：

genvar 循环变量名；
generate
    // generate循环语句，或generate条件语句，或generate分支语句
    // 或嵌套的generate语句
endgenerate

例子：

 

// 格雷码转二进制常规写法
module gray2bin1 (bin, gray);
parameter SIZE = 8;
output [SIZE-1:0] bin;
input [SIZE-1:0] gray;

assign bin[0] = ^gray[7:0];
assign bin[1] = ^gray[7:1];
assign bin[2] = ^gray[7:2];
assign bin[3] = ^gray[7:3];
assign bin[4] = ^gray[7:4];
assign bin[5] = ^gray[7:5];
assign bin[6] = ^gray[7:6];
assign bin[7] = ^gray[7:7];
    
endmodule

// 格雷码转二进制generate语法写法
module gray2bin1 (bin, gray);
parameter SIZE = 8;
output [SIZE-1:0] bin;
input [SIZE-1:0] gray;

genvar i;
generate
    for (i=0; i<SIZE; i=i+1) begin
        assign bin[i] = ^gray[SIZE-1:i];
    end
endgenerate
    
endmodule

generate语句在编译时，设计就“定型”了，因此要求 i 和 SIZE 必须是固定值常量，而不是变量。