【VHDL ERROR】 found ‘0‘ definitions of operator “+“, cannot determine exact overloaded

found '0' definitions of operator "+", 
cannot determine exact overloaded matching definition for "+"

“找到运算符“+”的“0”定义，无法确定“+”的精确重载匹配定义。”

可能出错在某个’+‘运算，编译软件无法找到该’+'左右两边的运算定义。

 

原因是：在IEEE设计库的std_logic_unsigned程序包中,声明了很多“+”运算符的重载函数。
  而问题就出在缺少“+”运算符的重载函数，加入库后就完美解决了。

use ieee.std_logic_unsigned.all;