摘要：
服务器使用 登陆服务器:输入账号密码 打开terminal,保证至少一个terminal窗口是打开的 取消Linux操作系统的屏幕保护 设置Linux EDA工具配置 // 自定义环境变量设置 gvim ~/.bashrc // 打开~/.bashrc文件之后,查看其中是否存在下面语句 // 如果存 阅读全文
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时钟域的理解 在仿真过程中,时钟跳变的一瞬间,CPU将时间域划分为不同的时钟域执行不同的代码 信号在芯片中都是金属丝,在进行跳变的时候都是电容的充放电过程,通常使用时钟上升沿进行模拟,而不使用时钟下降沿 // define the interface interface mem_if(input w 阅读全文
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接口 module可以例化模块,可以例化接口 接口不能例化模块 采样和数据驱动 时钟驱动数据,数据会有延迟,RTL仿真的时候,不会仿真出这个延时;RTL仿真的时候,不会仿真出寄存器的延时;只有在门级仿真的时候,才会表现出来 时钟对于组合电路的驱动会默认增加一个无限最小的时间的延时(delta-cyc 阅读全文
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SD_clk 测试模式下,选择hclk,将扫描链中的时钟保持一致 clk_en表示可以通过软硬件关闭时钟 sd_if模块 模块中设置一些寄存器,我们可以对寄存器进行读写或者对于寄存器中的某些域段进行读写操作 对于AHB总线的协议进行解析,将address phase和data phase进行对齐 a 阅读全文
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FIFO有一个读口和一个写口，读写时钟一致是同步FIFO，时钟不一致就是异步FIFO IP设计中通常使用的是同步FIFO 异步FIFO通常使用在跨时钟域设计中 RAM(Random Access Memory)的设计 FIFO中的数据可以存储在寄存器中或者SRAM中，FIFO的容量比较小的时候，使用 阅读全文
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设置及综合流程 阅读全文
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在 compile之前保存ddc设计文件 check design - 检查文件的连接性和物理性 check design之后可以将未映射的网表写出,如果是几十万级的RTL,如果不写出,设置约束出现问题,更改之后,前面的流程需要重新进行,花费时间 check design之后写出未映射的网表,再读入 阅读全文
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Timing Constrain clk3和clk4 - 异步 clk2和clk1 - 同步 有四个clk,所以要设置四个clk的周期 latency - Net delay,走线的延时 uncertainty - clk skew和clk jitter和毛刺 transition - 时钟跳变的时 阅读全文
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Prime Time是对timing进行分析 Prime Time使用的是STA方法进行分析 工具会有更新,但是核心内容是不变的 Prime Time(intro to STA) 没有PT工具的时候,check timing需要对于门级电路进行仿真,耗时时间长 PT用于静态时序分析的工具 PT工作在 阅读全文
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目录 Cortex Vendor - ARM介绍 ARM主要提供指令集，需要授权 ARM使用的RSIC结构，功耗比较低 Cortex M3整体架构 核心是Processor Core - 包含寄存器和累加单元，指令的取指，译码，执行单元 Nested Vectored Interrupt Contr 阅读全文