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摘要： How do we use power domain 使用UPF至少有一个power domain power domain可以进行嵌套 Defining Power Domain Example Partitioning Guidelines Scope 没有写scope就是当前design Sc 阅读全文

摘要： Mainstream Low Power techniques clock gating - 低功耗的设计风格,4bit以上可以通过综合工具增加ICG APR的时候可以更换器件VT Advanced Low Power Techniques 不同电压域划分,频率高的电压高,频率低的电压低 所有模块电 阅读全文

摘要： 不同上升沿触发器如何进行scan chain DFT实例 Synopsys 工具文档 Mentor DFT脚本 add_clocks 0 clk - 0表示上升沿 Synopsys DFT脚本 更改netlist 需要反相器,实现设计中既有上升沿触发的期间和下降沿触发的 sysnopsys的库文件是 阅读全文

摘要： NVIC-概述 nested vector interrupt control - 内嵌向量中断控制器 传统ARM中断控制在Core的外部,软件接收到中断之后,需要查中断的编号,然后启动相应的中断处理程序,在Core内部设置NVIC,当中断进入之后,通过硬件根据中断的级别直接找到中断处理程序,提高效 阅读全文

摘要： Cortex CM3 内核架构 CM3内核主要包含几个部分:取指(Fetch)\指令译码(Decoder/DEC)\执行(EXEC)\ALU 内存取数通过load & store指令,就是通过一个LSU(Load & Store Unit)单元 Status - 状态上报 内核和外部进行交互都是通过 阅读全文

摘要： Verilog必须掌握 逻辑仿真工具(VCS)和逻辑综合工具(DC) AndOR module AndOr( output X,Y, input A,B,C ); // A B进行按位与运算 assign #10 X = A & B; // B C按位进行或运算 assign #10 Y = B | 阅读全文

摘要： 动态显示驱动模块 point：输入小数点信号，高电平有效，这里我们假设要让第二个数码管显示小数点，其余数码管不显示小数点，那么此时 point 的输入的值就应该是 6’b000010。 seg_en：数码管使能信号，这里一直让其拉高即可。 data：输入的十进制数据，假设这里我们输入的十进制数为 9 阅读全文

摘要： 数码管动态显示 二进制码转变为BCD码 动态显示驱动模块,是将传入的待显示的十进制数据,转换为位选和段选信号,传入的数据data是由数据产生模块产生的 二进制表示的十进制数需要转变为BCD码表示的十进制数,从而产生位选和段选信号 BCD码是使用四位二进制数表示二进制数 BCD码分为有权码(8421码 阅读全文

摘要： Review scan replacement - 将normal DFF替换为mux gate DFF scan stitching - 将DFF连接起来 scan的作用:将测试困难的时序逻辑转变为易于测试的组合逻辑 scanc测试过程:包含对于组合逻辑测试和时序逻辑测试两个过程,对于时序逻辑进行 阅读全文

摘要： Design For Test 在实际生产过程中产生的physical defect是导致芯片功能出错的根本原因 如何根据结构产生测试向量呢?主要考虑physical defect physical defect有多种,针对不同的physical defect有不同的处理方式 Design - 是为 阅读全文