摘要：
Hreadyout 每个slave回复hreadyout通过mux给到master master会将hreadyin信号给到每个slave hreadyout开始的时候都为1，如果是为0，会出现问题，当复位的时候所有hreadyout为0，经过mux之后得到的hready信号也一定为0，hready 阅读全文
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Agenda 目的 Verilog概述 Verilog建模 模块 模块组成 书写建议 时延 Verilog基本语法 标识符 可读性 注释 空格 数据类型 操作数 运算符 条件语句 循环语句 函数 Verilog for design module 端口 数据类型 例化模块 参数化 行为描述 过程赋值 阅读全文
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`timescale 1ns/1ps `define DATAWIDTH 32 `define ADDRWIDTH 8 `define IDLE 2'b00 `define W_ENABLE 2'b01 `define R_ENABLE 2'b10 module APB_Slave ( input 阅读全文
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AHB System 外部的memory比如SD card或者是DDR,需要在总线线上挂载相应的接口进行访问 AHB2 AHB2可以有多个master,每个master都会发出相应的控制信号,三个master会发出三组总线信号,对于slave而言,会share一组总线,所以只有一组master的控制 阅读全文
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APB总线并不是只有一个master(AHB2APB Bridge),可以通过设计支持多个APB Master,只是比较复杂 Lattice 实现了一款Multi-Master Interconnect 阅读全文
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基于APB slave mux我们可以快速地将多个apb slave连接在APB上面。在实际的设计当中都是采用这样的方式连接多个APB slave的 DECODE4BIT - 可以理解为master接收到地址之后,进行译码,通过mux进行选择那个APB slave module apb_slave_ 阅读全文
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APB Slave位置 实现通过CPU对于APB Slave读写模块进行读写操作 规格说明 不支持反压,即它反馈给APB的pready信号始终为1 不支持错误传输,就是说他反馈给APB总线的PSLVERR始终是为0的 支持4个可读写的寄存器 支持12个只读寄存器 支持字节选通信号,根据字节选通信号进 阅读全文
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APB Usage APB主要用于寄存器和外设(GPIO\TIMER\UART)的访问 CPU 通过AXI接口发出transaction访问外设,AXI-based interconnect接收到AXI transaction,然后通过DRAMC接收到axi访问的请求,访问DRAM数据 DRAMC中 阅读全文
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AMBA介绍 AMBA总线应用:IOT系统/智能手机/网络SoC 何处使用AMBA系统:相机\手机\电脑 应用场景 规格说明 软硬件划分 软硬件划分:哪一部功能软件做,哪一部分硬件做,软件适合做控制比较灵活的工作,硬件适合做运算量大比较规整的操作 主要功能进行音频解码和视频解码 1080P:一幅图有 阅读全文
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scan chain产生之前需要进行scan drc的过程,判断cell是不是能够串到scan chain上去 mux-d scan cell(是最常用的scan cell),还有其他的scan cell measure POs的动作,可以发生在capture PPOs之后吗?为什么? PIs,PP 阅读全文