ICER's BLOG

摘要： 数据类型 内建数据类型 reg - 是变量类型 wire - 是线网类型 system verilog - 是verilog的新版本 system verilog文件都是.sv后缀的 DFF/latch - 对于verilog而言都是使用的reg类型 logic - 可以替代reg/wire log 阅读全文

摘要： 同步FIFO设计思路 方法1:使用计数器记录FIFO有效数据,从而产生空满信号 方法2:指针空间扩大一倍,读写指针最高位相同为空,最高位不同,剩下数据位相同为满 异步FIFO设计 读写指针分别在各自的时钟域进行维护 读空的时候需要在读时钟域进行判断,写满的时候需要在写时钟域进行判断,所以需要将读写指 阅读全文

摘要： first in first out,先进先出 fifo是基于RAM进行设计的 双端口RAM设计(16*8) 如果大的RAM可以调用IP RAM的关键参数:深度和宽度 module dual_ram #( parameter ADDR_WIDTH = 4, parameter RAM_WIDTH = 阅读全文

摘要： 最近在看B站微机原理视频,习惯看视频的时候记录一下笔记,方便复习,记录在博客中(视频连接:https://www.bilibili.com/video/BV1ZJ411b7Na/?spm_id_from=333.337.search-card.all.click&vd_source=96e5e43b 阅读全文

摘要： 循环冗余校验 "冗余"为什么能检验? 数据传输过程中不能保证所有的位数都是正确的,由于电磁干扰会产生错误,假设传输过程中最多只有1位是传输错误的,并且不需要检验出具体哪一位出现错误,只需要考虑检验数据存在错误即可 不添加校验码 最简单的情况是发送方只发送了一位数据,接收正确为1,接收错误为0 接收方 阅读全文

摘要： AXI Channel axi与ahb不同就是分为不同的channel write address channel - 表明一个transaction基本的属性,包含本次传输的地址\类型\大小(多少字节)\包含几次transfer write data channel - 需要有wdata\字节选通 阅读全文

摘要： AHB's problem SoC bus 架构 AXI is used more and more 频率200M使用AHB,频率再升高就使用AXI AHB的问题 AHB协议本身限制要求较高，比如command和data必须是1Cycle的延迟，error response，HREADYOUT和HR 阅读全文

摘要： 常用的AHB Bus结构 AHB Matrix AHB Bus Matrix，即总线矩阵，其实际上就是一个互连（Interconnect）。用于连接满足该总线协议的外设，包括Master和Slave。基于该模块，我们可以快速的完成“连连看”工作。将设计好的IP封装成AHB协议，然后挂载上去即可。这样 阅读全文

摘要： 规格说明 现在要对addr1进行操作(原addr1中存储的数据为data),现在需要写入data1,下一拍对addr1进行读操作,需要读出data1(读出最新的数据data1,而不是data),这时候需要一个buffer,将上一拍的data1作为读数据进行返回,因为data1可能还没有写到sram中 阅读全文

摘要： AHB2APB Bridge位置 AHB子系统时钟在200Mhz左右，APB时钟在几十Khz到几十Mhz 所以要进行跨时钟域处理，从AHB高时钟频率转到APB低时钟频率 AHB2APB Bridge规格说明 Bridge是APB总线上唯一的主机（也可以通过设计使APB支持多个Master) AHB2 阅读全文