摘要：
概述 接口 main bus有很多信号线 verilog会先将模块的输出信号拉出来，然后再将其连接到其他模块，进行不同模块之间的连接比较麻烦且容易出错 interface - 将端口封装到接口中 接口的内容 interface和module用法类似 interface......endinterfa 阅读全文
摘要：
过程语句块特性 ABC 过程块语句 always_comb 防止多驱动的问题：赋值块左侧的语句无法被另一个过程块赋值 if语句没有写else,sv会提示警告，sv认为是latch always不会再仿真0时刻进行触发 敏感列表 - 只要列表中的变量变化一次，always块中的语句就执行一次 alwa 阅读全文
摘要：
概述 常见使用方式 string b; string b=""; // 拼接字符串 string a = {"hi",b}; // 将字符串a赋值给[15:0]长度的变量r // 将字符串赋值给四值逻辑logic - 使用显式数据类型转换 // 显式数据类型转换:dst = T'(src) r = 阅读全文