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2024年1月20日
SV Clocking Review
摘要: clocking会设置input和output的延时 default input #3ns output #1ns 数据是在时钟上升沿驱动的,在时钟上升沿,将vld驱动到dut,dut中也会在时钟上升沿采样vld 认为加大delay之后,可以直接看到采样到的是什么信号,所以可以通过clocking中
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posted @ 2024-01-20 20:20 Icer_Newer
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