摘要：
数据类型 内建数据类型 reg - 是变量类型 wire - 是线网类型 system verilog - 是verilog的新版本 system verilog文件都是.sv后缀的 DFF/latch - 对于verilog而言都是使用的reg类型 logic - 可以替代reg/wire log 阅读全文
摘要：
同步FIFO设计思路 方法1:使用计数器记录FIFO有效数据,从而产生空满信号 方法2:指针空间扩大一倍,读写指针最高位相同为空,最高位不同,剩下数据位相同为满 异步FIFO设计 读写指针分别在各自的时钟域进行维护 读空的时候需要在读时钟域进行判断,写满的时候需要在写时钟域进行判断,所以需要将读写指 阅读全文