2023年12月26日
SV 接口中的clocking
摘要： 接口 module可以例化模块,可以例化接口 接口不能例化模块 采样和数据驱动 时钟驱动数据,数据会有延迟,RTL仿真的时候,不会仿真出这个延时;RTL仿真的时候,不会仿真出寄存器的延时;只有在门级仿真的时候,才会表现出来 时钟对于组合电路的驱动会默认增加一个无限最小的时间的延时(delta-cyc 阅读全文
posted @ 2023-12-26 23:24 Icer_Newer 阅读(252) 评论(0) 推荐(0) 编辑