摘要：
Clocking：激励的时序 memory检测start信号，当start上升沿的时候，如果write信号拉高之后，将data存储到mem中 start\write\addr\data - 四个信号是同时在start上升沿进行，在采样的时候，testcase和Dut都是module，write采样的 阅读全文
摘要：
内容 验证平台与待测设计的连接 VTB driver和dut之间的连线通过tb中声明wire连线 通过例化dut的方式进行连接 A module的input连接到B module的output SVTB SV：*端口连接 SV：name端口连接 Verilog传统连接方式的缺点 interface 阅读全文
摘要：
内容 module/block有100个feature,验证需要有1000个test,需要有计划，按照节点进行 验证策略 验证RTL code和design spec一致性 资源：VCS license/磁盘空间 验证内容：功能验证 验证结束 - test pass/coverage 验证进度 验证 阅读全文