04 2023 档案
摘要：状态化简 根据功能描述,写出所有的状态,但是能够进行化简 1.等价状态 原始状态中两个状态是不是(现态)等价状态条件: 1.输出完全相同,可能有多种输入情况,输出必须完全相同 2.次态等效 次态等效的情况: 次态相同 各自维持原来状态 次态交错
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摘要：例1 主从触发器,下降沿触发;上升沿输入,下降沿反转 例2 cp作为输入也是Mealy型电路 例3
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摘要：挂起修复 序列检测器的设计和任意进制计数器的设计都需要检查是不是能自启动,是不是有挂起状态,如果有挂起如何进行修复挂起状态,实现自启动 例1 1.画出状态转换真值表 2.检查挂起状态
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摘要：同步时序电路设计 同步触发器翻转时间一致 1.同步时序电路设计的一般步骤 1.根据问题描述,确定原始的状态图或者是状态表 2.状态化简,状态表中等效的可以合并 3.状态分配,触发器的个数,状态如何分配,怎么将一组二进制数赋予不同的状态 4.选择触发器(D,JK) 5.确定激励方程组以及输出方程组 6
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摘要：时序逻辑电路分析 1.模型与分类 一个时序电路可能有很多触发器,如果多个触发器在同一个cp的作用下,反转的时刻一样的就是同步时序电路;只要有一个触发器反转时刻不同,或者没有CP的电路就是异步时序电路 Moore型电路:输出只与当前的状态有关,与外部输入无关 Mealy型电路:输出与当前的状态和外部输
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摘要：触发器 1.状态图 2.初始状态 触发器都有异步清0和置1端 3.波形图 3.1 例1 3.2 例2 3.3 例3 3.4 例4 4.JK触发器一次变化的问题 一次变化,在cp等于1期间,JK端发生变化,最多变化一次
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摘要：触发器 1.时序逻辑电路概述 数字电子技术分为组合逻辑电路和时序逻辑电路 组合逻辑电路:输出仅仅与当时的输入有关,比如与非门,输入两个1输出0 时序逻辑电路:输出不仅仅与当时的输入有关,而且与过去的输入有关需要记忆功能 组合逻辑电路就相当于普通的锁,钥匙对了就可以打开;时序逻辑电路相当于电子密码锁,
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摘要：组合可编程逻辑器件 1.PLD的结构 1.1 结构 1.2 表示方法 实心点表示连接,但是不可编程 ×点表示连接,但是可以编程 2.编程技术 2.1 熔丝工艺 每个输入线连接二极管和保险丝 2.2 电擦除 3.PLD分类 低密度PLD和高密度PLD 低密度PLD又分为:PROM/PLA/PAL/GA
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摘要：算术运算电路 1.半加器和全加器 半加器：不考虑低位进位，两个输入 全加器：考虑低位进位，三个输入 1.1半加器HA 1.2全加器 1.3一位半加器 真值表 表达式 门电路实现 1.4一位全加器 真值表 表达式 门电路实现全加器 用半加器实现全加器 1.5多位加法器 1.5.1 串行加法 多位加法器
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摘要：比较器 1.回顾数据选择器，四选一 使用卡诺图进行四选一，选择AB为控制端或CD为控制端结果不一样 有时候垂直方向画卡诺图，结果会更简单 2.一位二进制数的比较器 可以快速列出真值表 使用门电路实现一位比较器 3.二位二进制数比较 先比较高位，高位相同，低位大小才会影响结果。 高位和高位比较，低位和
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摘要：数据选择器 1.数据选择器 数据选择器：多路信号进来，出去的路只有一条，通过一个开关控制，多路选一路(多选1) 数据分配器：一路信号进入，在多路输出中选择一路进行输出 二选一，通过一个开关进行控制，书写选择器表达式的时候，表达式的每一项用开关变量组合*信号 四选一，用两个控制变量进行控制 2.中规模
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摘要：译码器 1.译码器的概念与分类 1.1 译码器的概念 译码器(decoder)：将输入的代码“翻译”成另外一种代码输出。 编码器(encoder)：将一组编码输入的每一个信号编成一个与之对应的输出代码。 译码器将一组二进制数还原为一个数字一个符号，一个信息。比如输入1000,将其翻译为8 译码器—输
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摘要：编码器 组合逻辑集成电路（MSI） 组合电路使用小规模电路设计,描述清楚,用小规模的集成电路实现; 小规模集成电路比较灵活 常用的部件(译码器\编码器\比较器\选择器)都是事先做好，直接进行使用 1.编码器概念及分类 1.1 编码器的概念 编码器：使用一组二进制数表示一个数值或者是符号。 例1:要表
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摘要：计算机物理组成及特点 1. 计算机系统的组成 计算机系统包括硬件系统和软件系统两大部分。 从物理组成上，计算机硬件系统指组成计算机的各种物理设备，是那些看得见，莫得着得实际物理设备，包括计算机得主机和外部设备。软件系统包括系统软件和应用软件，主机部分包括中央处理器（CPU)、内存、I\O接口以及总线
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摘要：计算机系统组成系统 1.计算机的发展概况及应用领域 1.1 计算机发展概况 第一台电子计算机 1946.2.14，Penn University，John W. Mauchly，J. Presper Eckert，速度 5000次/秒加法 ENIAC组成：17,468个真空管；7,200个二极管；1
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摘要：eFlash软硬件系统设计 软硬件划分 划分好软硬件之后,IP暴露给软件的寄存器和时序如何? 文档体系:详细介绍eflash控制器的设计文档 RTL代码编写:详细介绍eflash控制器的RTL代码 1.文档体系 1.1 架构设计文档 配置寄存器 -- CPU要写,需要进行读写擦操作,需要配置相应的寄
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摘要：eFlash微架构设计 1.回顾架构设计 2.Flash时序仿真 2.1 ahb_flashc项目目录 docs rtl sim tb model 2.2 docs 架构设计文档 微架构设计文档 集成需求文档 DataSheet 2.3 model model文件夹下放的是一些仿真模型（Flash的
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摘要：eFlash控制器的架构设计 1.架构设计思路分析 1.1 含有的模块分析 eFlash控制器是一个基于AHB的slave，所以需要一个AHB_slave_if处理AHB的信号。AHB_slave_if与AHB总线进行交互，对主设备的请求进行处理，还可以设置一些内部的寄存器，对AHB发送过来的信号进
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摘要：基于AHB-BUS的eflash控制器设计 1.Flash Spec 1.1 地址映射 XADR是10bit?因为一共有1024行 每一行128byte容量，每次读取的粒度就是一个double word-32bit-4byte，所以一行有32个dw。 如果要读取一个dw的数据，除了需要知道其存在与哪
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摘要：AHB-SRAMC Design SRAMC(另外一种代码风格)解析 SRAM集成，顶层模块尽量不要写交互逻辑 module ahb_slave_if( input hclk, input hrestn, input hwrite, input hsel, input hready, input [
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摘要：rule -- 统治,管理,规章,制度 ruling -- 裁决 ruler -- 统治者,尺子 district judge -- 地方法官 sweeping -- 一刀切的 haul --拉 overhaul -- 全面的,彻底的 immigration -- 移民 deport -- 驱逐 d
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