2023年2月9日
05-Verilog基础语法_4
摘要： # Verilog基础语法 ## Mixed Model(混合设计模型) ![](https://img2023.cnblogs.com/blog/3077491/202302/3077491-20230209004955068-1132063074.png) ## System Tasks(系统任 阅读全文
posted @ 2023-02-09 21:35 Icer_Newer 阅读(26) 评论(0) 推荐(0) 编辑
04-Verilog基础_3
摘要： # Module Module是verilog中的关键字,是对电路建模的最小单元。verilog中构建一个电路,对于一个硬件进行描述在module中进行。 ![](https://img2023.cnblogs.com/blog/3077491/202302/3077491-202302082123 阅读全文
posted @ 2023-02-09 00:34 Icer_Newer 阅读(40) 评论(0) 推荐(0) 编辑